HBM Base Die：利用先进逻辑制程，HBM 将如何演进？
一句话看懂：三星论证 HBM Base Die 演进路径：HBM4 起引入 4nm 逻辑工艺，PHY 缩小释放 xPU 面积，结构性利好 HBM 代工与逻辑集成。
核心逻辑
带宽持续翻倍推动 B-die 物理极限，HBM4 必须用 4nm 逻辑工艺替代 DRAM 工艺以同时实现 PHY 缩小与功耗下降。cHBM 把 PHY 换成 D2D 通道并把 Memory Controller / SRAM Repair 卸载到 B-die，可回收 xPU 面积。逻辑制程节点与 xPU SoC 的差距正在收窄，B-die 有望成为 DRAM 与先进逻辑真正融合的起点。
关键利好
- HBM4 B-die 已采用 4nm 逻辑工艺，目标包括功耗下降与有效面积最小化，标志 DRAM-Logic 真正集成开端
- PHY 由 sHBM4 的 8mm×4mm 缩至 cHBM4 D2D 的 8.5mm×1.5mm，通道长度由 5.5mm 减至 2mm，能效 pJ/b 显著改善
- HPB 热方案在 >50% PHY 覆盖下将峰值温度降低 >35%，缓解 sHBM5 28Gbps 下 >2.0 W/mm² 的高功率密度热瓶颈
风险与需要留意的地方
- MPGA 功耗持续上升，HBM3E 起 B-die 升级到 4nm 才得以抑制，能效目标建立在工艺切换按期落地的前提上
- sHBM5 PHY 28Gbps 下功率密度 >2.0 W/mm²，HPB 覆盖比例不足时将形成局部热点，影响良率与可靠性
- 传统 C-die repair 资源受限，cHBM SRAM repair 方案依赖 B-die 逻辑工艺良率，工艺波动会直接放大修复失效率
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